Design and implementation of high-speed signal acquisition storage and transmission system 

    Abstract ： 

    To tackle the bottleneck of data -caching and the transmission speed in the high -speed data acquisition system, a new high -speed data transmit -save system is designed in this paper. Via utilizing the Stratix IV GX series FPGA, as well as the built -in DDR2 IP core and high -speed send - receive IP core of Quarturs II, the local port of PCI9056, DDR2 controller, fiber channel protocol and transformation and sending of high -speed serial data are realized. Based on it, a new high -speed data - caching and transmission system is implemented. 

    Key words ： high speed signal acquisition ；fiber channel ；high-speed transmission ；FPGA；CPCI ；DDR2 SDRAM

    随 着 现 代 电 子 信 息 技 术 的 迅 猛 发 展 ，处 理 信 号 的 带 宽 变 得 越 来 越 高。 为 了 满 足 对 较 宽 频 域 范 围 内 的 高 频 周 期、瞬 态 非 周 期 信 号 的 准 确 、实 时 处 理，必 须 要 有 一 种 高 采 样 率、高 分 辨 率 的 信 号 采 集 模 块 ，以 便 完 成 对 高 速 、复 杂 信 号 的 快 速 采 样 、存 储 和 传 输 。 本 文 中 提 出 的 高 速 信 号 采 集 存 储 及 光 纤 传 输 系 统 采 用 Altera 公 司 的 Stratix IV 处 理 平 台 ，主 要 完 成 高 速 数 据 流 分 组 、宽 带 数 字 下 变 频 ，以 及 可 变 带 宽 的 信 道 化 滤 波 等 数 字 信 号 实 时 预 处 理 工 作 和 控 制；实 现 对 DDR2 SDRAM SODIMM 内 存 条 的 控 制 ，完 成 本 地 数 据 的 缓 存 操 作 [ 1]； 实 现 64 bit 的 CPCI 接 口 ， 完 成 与 上 位 机 的 通 信 功 能 [ 2]； 实 现 高 速 数 据 的 光 纤 传输。 该系 统集成 度高，性能 稳定，有 着较 好的应 用前 景。

    1 系 统 方 案 设 计 本

     设 计 中 数 据 采 集 模 块 采 用 2 个 12 bit 的 A/D （AD9434BCPZ-500 ）进 行 数 据 采 集 。 系 统 主 要 是 对 所 采 集 数 据 进 行 处 理 ，包 括 数 字 下 变 频 、FFT 变 换 等 工 作 ，并 把 处 理 后 的 数 据 先 存 入 1 GB 的 DDR2 SDRAM SODIMM ，采 集 一 定 容 量 后 就 不 再 往 DDR2 SDRAM 存 数 据 ，等 待 上 位 机 读 取 DDR2 SDRAM 内 存 中 的 数 据 后 再 继 续 存 取。 上 位 机 通 过 CPCI 接 口 读 取 数 据 ，并 对 读 取 的 数 据 进 行 频 谱 分 析 、包 络 解 调 和 实 时 显 示 。 当 操 作 者 观 测 到 数 据 稳 定 可 以 进 行 远 距 离 传 输 时 ，便 通 过 上 位 机 发 出 启 动 传 输 命 令 ，传 输 通 路 被 使 能 ，光 纤 高 速 传 输 部 分 开 始 工 作，从 而 开 始 数 据 高 速 传 输 。 应 对 数 据 传 输 速 率 大 于 数 据 采 集 速 率 的 情 况，在 数 据 发 送 模 块 中 增 加 数 据 整 合 操 作 ，并 对 整 合 后 的 数 据 进 行 异 步 缓 存 ，用 来 解 决 数 据 的 跨 时 钟 域 问 题。 整 合 后 的 数 据 按 照 FC 协 议 标 准 打 包 成 帧 [ 3]、8B/10B 编 码 、 和 高 速 并/串 转 换 ， 最 后 通 过 光 模 块 把 高 速 串 行 数 字 信 号 转 换 为 光 信 号 进 行 传 输 [ 4 -5]。 系 统 总 体 方 案 图 如 图 1 所 示。

    2 主 要 FPGA 逻 辑 模 块 设 计 

    2.1 FPGA 逻 辑 设 计 总 体 方 案 

    如 图 2 所 示 ， 整 个 系 统 以 FPGA 为 核 心 [ 6]，FPGA 的 工 作 可 以 划 分 为 逻 辑 控 制 和 数 据 传 输 两 大 部 分 。 FPGA 通 过 PCI 9656 接 收 上 位 机 的 控 制 命 令 字 ， 控 制 A/D 采 集 、数 据 传 输 的 工 作 ，并 协 调 整 个 系 统 的 工 作 ；同 时 FPGA 要 上 传 A/D 采 集 到 的 数 据。

    2.2 PCI 9656 本 地 接 口 以 及 系 统 控 制 逻 辑 模 块 

    首 先 当 PCI 9656 获 得 来 自 PCI 总 线 的 写 命 令 和 写 数 据 之 后 ，开 始 向 本 地 请 求 总 线 控 制 权 ；得 到 总 线 控 制 权 后 ，ADS 信 号 向 下 跳 变，持 续 一 个 周 期 的 负 电 平 ，同 时 送 出 本 地 写 地 址 和 写 数 据 ， 写 信 号 有 效 一 个 时 钟 周 期 后 ，若 本 地 总 线 返 回 的 Ready# 信 号 为 低 电 平 ，说 明 本 地 已 接 收 到 了 数 据 ，PCI9656 就 会 送 出 下 一 个 写 地 址 和 写 数 据 ；若 该 信 号 为 高 电 平 ，则 上 一 个 写 地 址 和 数 据 将 会 继 续 保 持，直 到 该 信 号 转 为 高 电 平[ 7-8]。 

    2.3 A/D 采 集 数 据 接 收 模 块 

    数 据 采 集 卡 使 用 TI 公 司 最 高 采 样 率 为 500 MS/s 的 12 bit AD9434BCPZ -500 芯 片 ， 该 芯 片 在 500 MS/s 采 样 率 下 的 随 路 时 钟 是 500 MHz 。 在 FPGA 内 部 用 A/D 的 随 路 钟 可 以 对 采 样 数 据 进 行 解 串 ， 为 了 降 低 数 据 输 入 速 率 ，以 面 积 换 速 度 的 原 则 ，选 用 4 倍 LVDS 解 串 ，输 出 解 串 时 钟 为 125 MHz ，数 据 宽 度 为 48 bit 。 解 串 后 48 bit 并 行 数 据 相 邻 12 bit 按 位 交 错 ， 需 要 重 新 进 行 排 列 组 合 ， 使 其 高 低 12 bit 分 别 为 一 个 完 整 数 据 。

    2.4 DDR2 SDRAM 控 制 器 及 本 地 接 口 逻 辑 设 计 

    2.4.1 DDR2 SDRAM 控 制 器 本 地 读 逻 辑 

    当 PCI 9656 以 DMA 方 式 读 取 本 地 DDR2 SDRAM 中 的 数 据 时 ，该 模 块 向 DDR2 SDRAM 控 制 器 发 送 读 数 据 请 求 信 号 local_read_req ， 同 时 将 读 地 址 送 出 。 当 DDR2 SDRAM 控 制 器 输 出 的 local_rdata_valid 信 号 有 效 时 ，表 示 读 数 据 已 送 出 ，此 时 锁 存 这 些 数 据 ，并 将 这 些 数 据 送 出 给 PCI 9656 。 判 断 local_ready 信 号，如 果 该 信 号 有 效 ， 则 可 继 续 向 DDR2 SDRAM 控 制 器 发 送 读 请 求；如 果 该 信 号 无 效，则 等 待 直 到 信 号 有 效 再 发 起 读 请 求 。 直 到 PCI 9656 读 空 DDR2 SDRAM 中 的 数 据[ 9-10]。 

    2.4.2 DDR2 SDRAM 控 制 器 本 地 写 逻 辑

     A/D 采 集 的 数 据 先 存 入 两 个 异 步 FIFO 中，两 个 FIFO 作 乒 乓 操 作 。 当 其 中 的 一 个 FIFO 满 时，向 DDR2 SDRAM 控 制 器 本 地 发 出 写 DDR2 请 求 。 本 地 控 制 器 在 接 收 请 求 以 后 ，发 出 FIFO 固 定 深 度 字 节 数 的 请 求 ，然 后 回 到 等 待 FIFO 空 状 态 ， 当 接 收 到 空 信 号 后 ， 跳 回 等 待 写 状 态 ， 等 待 FIFO 再 次 满。 如 此 反 复 ，直 到 写 满 固 定 的 容 量 后 跳 回 IDLE 状 态[ 11]。 状 态 转 换 如 图 3 所 示 。

    2.5 基 于 FC 协 议 的 光 纤 传 输 机 制 设 计 

    2.5.1 帧 的 生 成 

    帧 的 构 成 包 括 起 始 界 定 符 、帧 头 、数 据 载 荷 区 、CRC 校 验 位 和 终 止 界 定 符 几 个 部 分 。 帧 生 成 模 块 在 状 态 机 的 控 制 下 ，在 不 同 的 阶 段，完 成 相 应 帧 的 组 装 过 程 。 发 送 的 帧 包 括 PLOGI （登 录 帧） 、LOGO（注 销 帧）和 数 据 帧。 帧 生 成 模 块 内 部 功 能 结 构 如 图 4 所 示。

    2.5.2 端 口 控 制 状 态 机 

    端 口 控 制 状 态 机 转 移 图 如 图 5 所 示。 系 统 在 上 电 之 后 首 先 进 入 端 口 初 始 化 状 态 ， 等 初 始 化 完 成 后 就 进 入 IDLE 状 态，期 间 如 果 没 有 接 收 到 发 送 命 令 ，则 发 送 IDLE 原 语 进 行 填 充。 当 接 收 到 Send Command 后，转 到 SEND FLOGI 状 态，发 送 登 陆 帧；接 收 到 LS_ACC 帧 后 确 认 登 陆 成 功，加 上 起 始 界 定 符 后 跳 向 SEND FRAME DATA 状 态； 当接收 到 Stop Command 后加 上 CRC 校 验位 和结束 帧 EOF 转 向 SEND LOGO 状 态 ，在 此 状 态 发 送 LOGO 帧 ，请 求 注 销 ；接 收 到 LS_ACC 帧 后 回 到 IDLE 状 态 ，等 待 下 次 传 输 命 令 。

    3 系统调试及结果分析  

    系 统 采 用 Altera 公 司 的 Stratix IV GX 系 列 芯 片 , 设 计 经 Quartus II 10.1 全 编 译。 由 其 编 译 报 告 可 知 该 硬 件 系 统 的 实 现 占 用 了 较 少 的 硬 件 资 源 ，这 为 以 后 实 现 多 路 光 纤 通 道 传 输 的 设 计 提 供 了 足 够 的 资 源 。 因 本 系 统 有 两 个 光 纤 端 口 ，所 以 在 测 试 时 采 用 自 测 试 模 式 ，用 一 个 作 为 发 送 口 ，另 外 一 个 作 为 接 收 端 口 ，同 时 本 地 只 使 能 一 路 A/D。 现 对 60 MHz 的 中 频 调 制 信 号 采 集 、传 输 、接 收 后 给 上 位 机 ，上 位 机 对 接 收 到 的 数 据 进 行 谱 分 析 和 解 调，测 试 结 果 如 图 6 所 示。     

    从 图 6 可 以 看 出 ，上 位 机 显 示 的 是 接 收 端 接 收 到 的 正 弦 波（调 制 波）的 信 号 波 形，与 发 送 前 监 测 的 原 始 数 据波 形 一 致。 说 明 系 统 能 正 确 恢 复 采 集 到 的 信 号 ，基 本 满 足 设 计 要 求 。

    本 文 在 研 究 了 光 纤 通 道 协 议 的 帧 结 构 及 不 同 服 务 类 型 的 交 互 方 式 的 基 础 上 ，参 考 了 光 纤 通 道 协 议 第 三 类 服 务 ，结 合 当 前 自 动 测 试 系 统 的 应 用 需 求 ，设 计 了 一 个 基 于 光 纤 的 高 速 信 号 采 集 、 存 储 及 光 纤 传 输 系 统 。 DDR2 SODIMM 内 存 条 和 光 纤 传 输 技 术 的 应 用 使 得 系 统 成 本 得 到 降 低 ，且 系 统 的 主 要 数 据 处 理 、控 制 和 传 输 协 议 都 在 FPGA 中 实 现 ， 很 大 程 度 上 降 低 了 系 统 复 杂 度 ， 使 得 系 统 性 能 、集 成 度 和 稳 定 性 得 到 很 大 的 提 高 ，同 时 增 加 了 系 统 设 计 的 灵 活 性 。

参 考 文 献 

[1] JEDEC Standard No.21C.200-Pin DDR2 SDRAM unbuffered SO-DIMM design specification[S].2008. 

[2] Agilent.U1080A acqiris high speed CPCI digitizer with onboard FPGA processing[A].2012.

[3] American National Standards Institute(Rev 1.90).Fiber channel-framing and signaling(FC-FS).FC-FS Draft Standard[S].2003 ：62-70. 

[4] 李 霖.基于光纤通道的 LVDS 视频数据传输系统接收端 设 计 与 实 现[D].成 都 ：电 子 科 技 大 学 ，2009. 

[5] American National Standards Institute(Rev 1.90).Fibre channel-link service(FC-LS).FC-LS Draft Standard[S]. 2006. 

[6] Altera.Stratix IV Device Handbook[A].2009.

[7] 黄 绍 锦.基 于 CPCI 总线的中频信号处理模块的设计[D]. 成 都 ：电 子 科 技 大 学.2008. 

[8] SFF Committee.SFF-8431(Revision 4.1).SFF-8431 specifications for enhanced small form factor pluggable module SFP+[S].2009. 

[9] 周 楠 ，王 志 刚.数据采集卡光纤高速收发模块的设计[ J]. 光 通 信 技 术 ，2011(12) ：28-31. 

[10] PCI-SIG.PCI Local Bus Specification(Rev.2.2)[S].1998.

[11] 任颖.DDR2 SDRAM 在高端数字存储示波器中的应用[D]. 成 都 ：电 子 科 技 大 学 ，2009. (收 稿 日 期 ：2012-08-01) 

杨 振 家，刘 颖 杰，邓 芳 芳，谢 华，李 力 （电子科技大学 自动化工程学院，四 川 成 都 611731）

作 者 简 介：

杨 振 家 ，男 ，1987 年 生 ， 硕 士 ， 主 要 研 究 方 向 ： 电 子 系 统 综 合 测 试 。 

刘 颖 杰 ，男 ，1988 年 生 ， 硕 士 ， 主 要 研 究 方 向 ： 测 试 计 量 技 术 及 仪 器 。 

邓 芳 芳 ，女 ，1988 年 生 ， 硕 士 ， 主 要 研 究 方 向 ： 测 试 计 量 技 术 及 仪 器 。

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