周新发，张开锋 （解放军７５８４１部队，海口，５７０２３６）

摘 要：ＡＤＳ－Ｂ接收机在商用航空领域得到了越来越广泛的应用。传统 ＡＤＳ－Ｂ接收机通常基于 ＰＣ系统或 ＡＳＩＣ平台。针对传统 ＡＤＳ－Ｂ接收机实时性和灵活性难以兼顾的问题，文章设计实现了基 于软件无线电的 ＡＤＳ－Ｂ接收机。文章首先对 ＡＤＳ－Ｂ接收机的关键技术进行分析，提出了基于软件无 线电的设计思路，并以此为依据设计 ＡＤＳ－Ｂ接收机。文章对该接收机的组成与功能、性能与特点进行 了详细的介绍说明，最后给出系统性能测试结果。

关键词：广播式自动相关监视；软件无线电；ＦＰＧＡ

０ 引 言 

    商用航空器利用广播式自动相关监视（ＡＤＳ－Ｂ） 发射机向外部空间周期性地以广播形式发送飞行器 的ＩＤ号、经纬度、气压高度、运行速度和其他一些参 数信息［１］。ＡＤＳ－Ｂ地面站设备或安装了 ＡＤＳ－Ｂ数据 报文接收设备的其他飞行目标接收此 ＡＤＳ－Ｂ数据报 文，通过对报文的解析，获取此飞行目标的位置和飞 行状态数据信息，从而实现对飞行目标的监视［２］。

    传统的 ＡＤＳ－Ｂ 接收机通常基于 ＰＣ 系统［３］或 ＡＳＩＣ平台，其实时性和灵活性难以兼顾。软件无 线电和ＳｏＣＦＰＧＡ 技术的发展为实现嵌入式 ＡＤＳ－ Ｂ实 时 接 收 机 成 为 可 能。文 章 提 出 了 一 种 基 于 ＡＤ９３６３ 和 Ｘｉｌｉｎｘ Ｚｙｎｑ－７０００ Ａｌｌ Ｐｒｏｇｒａｍｍａｂｌｅ ＳｏＣ软件无线电平台的 ＡＤＳ－Ｂ接收机实现方案，采 用 ＡＤ９３６３实现射频接收，ＦＰＧＡ 完成 ＡＤＳ－Ｂ信号 的实时解码，并通过 ＡＲＭ 实现千兆网通信，实现了 灵活性和实时性的统一。 

１ ＡＤＳ－Ｂ接收机关键技术分析

    国际民用航空组织Ｓ模式超长电文规范定义了 飞行数据格式，其 ＡＤＳ－Ｂ信号如图１所示。

    ＡＤＳ－Ｂ的Ｓ模式波形相当简单，但要成功接收 并解码消息，仍有若干挑战需要解决。 

（１）接收环境通常是长时间空闲中穿插着非常 短的消息；如果发射信号的航空器距离接收机很远， 收到的信号可能非常弱。接收机需要利用前同步码 在拥堵的频段中识别高和低两个幅度的Ｓ模式传输。 

（２）在１μｓ位间隔内，各位的可能模式有两种。 位判定的依据是基于时间的模式，因此，接收机需要 利用前同步码准确找出消息位开始的Ｉ／Ｑ 样本。 

（３）Ｓ模式消息由８８个信息位和２４个校验和 位组成。接收机需要能够在正确的时间清除寄存 器、做出位判定、计算校验和并读取校验和寄存器。 为使接收机正确工作，必须对时序进行精确控制。 

（４）对于嵌入式设计，解码过程必须逐个样本 进行。存储大量数据再进行批处理的接收机设计， 对嵌入式系统来说是不现实的。

    根据对 ＡＤＳ－Ｂ信号的特点进行分析，实现嵌入 式 ＡＤＳ－Ｂ实时接收机需要解决以下几项关键技术。 

１）微弱射频信号采集技术

    由于 ＡＤＳ－Ｂ信号的突发性和飞机飞行高度可 能经常发生变化，给 ＡＤＳ－Ｂ信号的稳定接收带来了 较大的挑战。为此，我们采用全向高增益天线＋低 噪声放大器实现 ＡＤＳ－Ｂ信号接收，并采用单片 ＲＦ 收发器 ＡＤ９３６３完成射频信号采集。 

２）ＡＤＳ－Ｂ实时解码技术

    ＡＤＳ－Ｂ信号由 １１２或 ５６个信息脉冲构成，解 码时对实时性的要求非常严格［４，５］。为了达到实时 解码 的 目 的，采 用 ＦＰＧＡ 逻 辑 实 现 信 号 解 码。ＦＰＧＡ的高速并行处理能力，可以为 ＡＤＳ－Ｂ信号实 时解码提供可靠保证。

    针对 ＡＤＳ－Ｂ接收机的技术特点，文章采用基于 ＳｏＣＦＰＧＡ 的软件无线电系统设计技 术。在 完 成 ＡＤＳ－Ｂ信号解码后，还需要将解码结果通过网口上 报到监控系统。ＳｏＣＦＰＧＡ 内部集成大容量可编程 逻辑和高性能 ＡＲＭ 处理器，并可通过片内 ＡＸＩ总 线实现数据交互。通过 ＡＲＭ 的高效低功耗的数据 处理能力和 ＦＰＧＡ 的高速并行处理能力，可以更有 效地为报头检测和数据预处理提供可靠的依据。另 外，ＡＲＭ 处理器自带 ＵＳＢ 和以太网等多种外设， 可以很方便地实现与监控系统的数据通信。

２ ＡＤＳ－Ｂ接收机系统设计与实现 

２．１ 硬件设计 

    ＡＤＳ－Ｂ接收机由接收天线、ＬＮＡ、ＡＤ９３６３、ＦＰ－ ＧＡ 最小系统以及时钟电源等组成。ＡＤＳ－Ｂ接收机 硬件系统框图如图２所示。

图２ ＡＤＳ－Ｂ接收机硬件系统框图

    ＡＤＳ－Ｂ信号经接收天线进入到 ＬＮＡ，经 ＬＮＡ 放大后，输入到 ＡＤ９３６３。ＡＤ９３６３将 ＡＤＳ－Ｂ 信号 转换成基带信号，输出给 ＦＰＧＡ 进行解调。ＦＰＧＡ 的 ＰＬ 端，通 过 可 编 程 逻 辑 实 现 ＡＤＳ－Ｂ 报 文 的 解 析。ＦＰＧＡ 的 ＰＳ端包括一个双核 ＡＲＭ 处理器，运 行 ＬＩＮＵＸ操作系统，将解析完成的 ＡＤＳ－Ｂ信息通 过千兆网输出给上位机进行进一步显示分析。

１）天线设计 

    由于 ＡＤＳ－Ｂ 信 号 可 能 来自不同的方向，且天线的 接收性能直接决定系统性能 的优 劣，因 此，ＡＤＳ－Ｂ 接 收 机选 用 高 增 益 全 向 接 收 天 线。全向天线如图３所示。

全向天线技术参数如表 １所示。

２）ＡＤ９３６３简介 

    ＡＤ９３６３是 ＡＤＩ公司推出的集成式可编程 ＲＦ收 发器，其高线性度和噪声性能降低了对外部元件的 要求。另外，ＡＤ９３６３的高度集成简化了系统开发， 减少了元件数量，降低了 ＢＯＭ 成本，同时实现了更 小的尺寸和更高的电源效率。其技术特性如下： 

（１）双通道发射器（ＴＸ）：４路差分输出； 

（２）双通道接收器（ＲＸ）：６路差分或１２路单端输入；

 （３）可调谐范围：３２５ＭＨｚ至３８００ＭＨｚ； 

（４）可调谐带宽：２００ｋＨｚ至２０ＭＨｚ； 

（５）支持频分双工（ＦＤＤ）和时分双工（ＴＤＤ）工 作模式； 

（６）出色的接收器灵敏度，噪声系数小于３ｄＢ；

 （７）接收器增益控制； 

（８）ＣＭＯＳ／ＬＶＤＳ数字接口。

    从ＡＤ９３６３的技术特性可知，其覆盖了ＡＤＳ－Ｂ的 １０９０ＭＨｚ频段，且通过 ＬＶＤＳ数字接口可与 ＦＰＧＡ 方便地进行数据通信，能够满足系统的设计要求。 

３）Ｚｙｎｑ最小系统设计

    Ｚｙｎｑ－７０００可扩展处理平台是采用 Ｘｉｌｉｎｘ新一 代 ＦＰＧＡ（Ａｒｔｉｘ－７与 Ｋｉｎｔｅｘ－７ＦＰＧＡ）所采用的同 一２８ｎｍ 可编程技术的最新产品系列。可编程逻辑 可由用户配置，并通过“互连”模块连接在一起，这样 可以提供用户自定义的任意逻辑功能，从而扩展处 理系统 的 性 能 及 功 能。Ｚｙｎｑ－７０００ＳｏＣ 系 列 集 成 ＡＲＭ 处理器的软件可编程性与 ＦＰＧＡ 的硬件可编 程性，不仅可实现硬件加速，同时还在单个器件上高 度 集 成 ＣＰＵ、ＤＳＰ、ＡＳＳＰ 以 及 混 合 信 号 功 能。 Ｚｙｎｑ－７０００的 ＰＳ端具有以下技术特性： 

（１）集成 ＡＲＭ ＣＯＲＴＥＸＡ９处理器；

 （２）集成１６、３２位 ＤＤＲ控制器；

 （３）集成两个１０／１００／１０００Ｍ 以太网 ＭＡＣ控制器； 

（４）集成两个 ＵＳＢ２．０控制器；

（５）集成两个 ＣＡＮ２．０控制器； 

（６）集成两个ＳＤ／ＳＤＩＯ２．０／ＭＭＣ３．３１控制器； 

（７）集成两个ＳＰＩ控制器； 

（８）集成两个 ＵＡＲＴ 控制器。

    根据 ＡＤＳ－Ｂ接收机的系统需求，Ｚｙｎｑ最小系 统挂接一片５１２Ｇ ＤＤＲ 用于运行 ＬＩＮＵＸ 系统，挂 接 ＱＳＰＩ和 ＳＤ 卡用于存储固件，挂接一片 ＭＡＲ－ ＶＥＬＬ公司的千兆网 ＰＨＹ 芯片８８Ｅ１５１３实现一路 千兆网接口，用于与上位机实现数据通信。另外，还 设计了一路 ＵＡＲＴ，用于系统调试。 

２．２ 逻辑及软件设计 

１）逻辑设计

    全向天线接收到的 ＡＤＳ－Ｂ信号经低噪放大器放 大后，送到 ＡＤ９３６３进行射频信号采集。ＡＲＭ 通过 ＡＸＩ总 线 控 制 ＡＤ９３６３ＩＰ 核 配 置 ＡＤ９３６３ 以 接 收 ＡＤＳ－Ｂ信号，并将读取到的 ＡＤＳ－Ｂ信号送到 ＦＰＧＡ 逻辑部分进行解码。ＡＤ９３６３ＩＰ内核实现了 ＡＤ９３６３ 收发器芯片与Ｚｙｎｑ器件之间的ＬＶＤＳ接收和发送数 据接口，以及与设计其余部分的数据接口。ＤＭＡ 模 块用于 ＡＤ９３６３ＩＰ与 ＤＤＲ存储器之间的高速数据传 输。ＡＤ９３６３ＩＰ模块的数据接口包括４条用于接收 的数据线和４条用于发送的数据线，对应于 ＡＤ９３６３ 的两个接收通道和两个发送通道的Ｉ／Ｑ 数据。每条 数据线都是１６位宽。为使系统内部的数据传输效率 更高，接收和发送数据被包装到由 ＤＭＡ 模块管理的 ６４位宽总线中。ＡＤ９３６１ＩＰ的１６位并行数据线通过 打包和解包模块连接到 ＤＭＡ。

    ＡＤＳ－ＢＩＰ在数据中检测有效 ＡＤＳ－Ｂ帧，ＡＤＳ－Ｂ 帧通过 ＤＭＡ模块传输到系统的 ＤＤＲ存储器。ＡＲＭ 读取 ＡＤＳ－Ｂ帧，进行解码操作。解码结果通过网口 上报到监控系统。ＦＰＧＡ逻辑框图如图４所示。

２）软件设计 

软件包括 ＡＲＭ 软件和上位机软件两部分。 ＡＲＭ 软件主要实现以下几个功能： 

（１）配置 ＡＤ９３６３以接收 ＡＤＳ－Ｂ信号； 

（２）从 ＡＤＳ－ＢＩＰ内核读取数据； 

（３）在读取的数据中检测有效 ＡＤＳ－Ｂ帧；

 （４）解码并显示 ＡＤＳ－Ｂ信息； 

（５）将解码后的 ＡＤＳ－Ｂ 信息通过千兆网发送 到上位机。

    使用 ＡＤＩ提 供 的 Ｌｉｂｉｉｏ 库 可 以 方 便 地 配 置 ＡＤ９３６３以及接收和发送数据。逻辑端 ＡＤＳ－ＢＩＰ 的输出数据通过 ＤＭＡ 模块传输到系统的 ＤＤＲ 存 储器。Ｌｉｂｉｉｏ库将从 ＡＤＳ－ＢＩＰ获取的数据放置到 指定大小的存储缓冲器中；等待缓冲器填满；通过指 针访问该缓冲器。一旦缓冲器填满，ＡＤＳ－Ｂ解码算 法便可处理数据。ＡＤＳ－ＢＩＰ内核有两个输出通道： 一个通道对应于 ＡＤＳ－Ｂ位流；另一个通道指示一个 有效数据帧在位流中的何处结束。两个通道均包含 相同的数据速率，彼此同步。有效通道中一个等于１ 的样本表示数据通道中一个有效帧的最后一位。通 过解析这两个通道，软件可以从位流中提取有效的 ＡＤＳ－Ｂ数据帧，并将数据传送到解码函数。解码函数 解析出 ＡＤＳ－Ｂ信息，并通过千兆网发送到上位机。

    上位机软件根据 ＡＤＳ－Ｂ信息，将飞机的位置、 速度、ＩＤ号等进行实时显示，其界面如图５所示。

２．２ 系统性能测试 

    ＡＤＳ－Ｂ接收机样机图片如图６所示。

    在调试过程中，ＡＤＳ－Ｂ接收机中运行 ＬＩＮＵＸ，将 采集到的数据发送到ＰＣ，通过 ＰＣ端的 ＭＡＴＬＡＢ 可 以实时显示 ＡＤＳ－Ｂ的信号频谱，如图７所示。

    对 ＡＤＳ－Ｂ接收机的性能进行测试，接收机性能 指标如下： 

（１）接收频率范围：（１０９０±１）ＭＨｚ； 

（２）ＡＤＳ－Ｂ数据发送延迟：小于７０ｍｓ； 

（３）ＡＤＳ－Ｂ数据接收和处理量：４００份报／ｓ； 

（４）接收灵敏度：－９０ｄＢｍ； 

（５）动态范围：大于６５ｄＢ； 

（６）接收距离：不小于４５０ｋｍ； （７）功耗：不大于５Ｗ；

（８）工作温度：－４０～８５度。 

    从测试结果可知，文章设计的基于软件无线电 的 ＡＤＳ－Ｂ接收机具有较高的接收性能和处理性能， 实现了实时性和灵活性的统一。

３ 结束语 

    文章分析了 ＡＤＳ－Ｂ接收机的关键技术，采用基 于软件无线电的设计思路，设计实现了一套 ＡＤＳ－Ｂ 接收机系统。相对于以往的设计，本系统的体系结 构具有结构灵活、实时性强等特点，具有较高的应用 价值。另外，该系统 不 局 限 于 ＡＤＳ－Ｂ 信 号 接 收 功 能，在不修改硬件平台的前提下，通过修改 ＦＰＧＡ 可编程逻辑和 ＡＲＭ 的代码，可以实现各种通信、信 号处理算法，充分体现了软件无线电的优越性。

参 考 文 献 

［１］咸儆醒，李航宇，黄立星．ＡＤＳ－Ｂ地面站测试与评估平台的 设计与实现［Ｊ］．信息化研究，２０１９（０２）：７１－７４． 

［２］索国伟，王金锁，郭荣华，等．ＡＤＳ－Ｂ数据报文采集与解析 系 统 的 设 计 与 实 现 ［Ｊ］．电 子 技 术 应 用，２０１８（０９）： １０４－１０７． 

［３］段煜，海灏．一种 ＡＤＳ－Ｂ地面站自动测试系统的设计与实 现［Ｊ］．电子世界，２０１８（１４）：１５２－１５３． ［４］Ｅｕｒｏｃｏｎｔｒｏｌ．ＥＤ－１２９，ＴｅｃｈｎｉｃａｌｓｐｅｃｉｆｉｃａｔｉｏｎｆｏｒＡ１０９０ ＭＨｚｅｘｔｅｎｄｅｄｓｑｕｉｔｔｅｒＡＤＳ－Ｂｇｒｏｕｎｄｓｔａｔｉｏｎ［Ｓ］．Ｆｒａｎｃｅ： Ｅｕｒｏｃａｅ，２０１０． ［５］Ｒｔｃａ．ＤＯ－２６０Ａ，Ｍｉｎｉｍｕｍｏｐｅｒａｔｉｏｎａｌｐｅｒｆｏｒｍａｎｃｅｓｔａｎｄ－ ａｒｄｓ（ＭＯＰＳ）ｆｏｒａｉｒｂｏｒｎｅｅｑｕｉｐｍｅｎｔｆｏｒａｕｔｏｍａｔｉｃｄｅｐｅｎｄ－ ｅｎｔｓｕｒｖｅｉｌｌａｎｃｅ－ｂｒｏａｄｃａｓｔ（ＡＤＳ－Ｂ）ａｎｄｔｒａｆｆｉｃｉｎｆｏｒｍａｔｉｏｎ ｓｅｒｖｉｃｅ－ｂｒｏａｄｃａｓｔ（ＴＩＳ－Ｂ）［Ｓ］．Ｗａｓｈｉｎｇｔｏｎ：Ｒｔｃａ，２００９． 

周新发（１９６３— ），男，高级工程师，主要研究方 向为无线通信及软件无线电技术等。